\frameforsection[t]{
  \begin{itemize}
    \zihao{6}
    \item Verilog描述组合电路是以模块为单位的，模块包含两种：可综合模块和不可综合模块
    \item 在可综合模块中，模块的定义包括若干要素：模块名、输入/出端口名及声明，内部使用的变量声明，主体
    \item 真值表已知时，使用case(casex)语句具有较强可读性，且这类语句要置于always单元中
    \item 若模块的逻辑函数表达式已知，可以使用assign语句直接赋值，也可以使用casex描述
    \item 组合电路的结构描述与逻辑图完全对应，若模块已经固定不再修改，才使用结构描述，结构描述使用verilog内置函数（and,or）和运算符描述基本门电路，复杂系统设计不推荐使用结构描述，因为其难于维护。逻辑综合与优化软件通常具有强大的综合与优化功能，用户尽可能关注的
      是电路的行为的描述
    \item 测试平台在基于Verilog的数字系统设计中至关重要
    \item 测试平台是没有输入输出端口的Verilog模块，不可综合
    \item 测试平台可以只产生输入和输出，结果正确与否可以通过手工检测，也可以在测试模块中编写自动检测代码
    \item 使用反函数，是测试平台实现自动检测的一种实用技术，通过把待测模块实例的输出作为输入送到反函数模块实例输入端，
      检查反函数模块实例输出是否与待测模块的输入相同，可非常容易地实现被测模块的输出与期望输出是否相同，从而快速定位
      错误
  \end{itemize} 
}
